AI supported Digital Design for ASIC and FPGA

Mit unserem AI-DD-Tool können in einem mehrstufigen Prozess auf Basis von spezialisierten LLMs automatisiert optimierter SystemVerilog-Code erzeugt werden. Dies erfolgt in 3 Schritten:

1. Systematische Aufbereitung von bestehenden Design-Informationen (z. B. Interfaces) für die Verarbeitung in LLMs

2. Generierung des SystemVerilog-Codes basierend auf der funktionalen Beschreibung des Designs mit LLMs

3. Iterationschleifen zur Optimierung des generierten Codes mittels statischer Analysetools (z. B. Linting)

Unser Hauptziel ist es, Unternehmen in der Halbleiterindustrie maßgeschneiderte Lösungen für ihre Digital Design Entwicklung auf Basis maßgeschneiderter, vortrainierter LLMs anzubieten. Diese Modelle inkludieren damit bereits die Wissensbasis und Entwicklungsstandards des Unternehmens und stellen damit den Code-Erstellungs- und Testprozess auf eine völlig neue Basis.
Dieses projekt ist derzeit in der Prototypenphase und wird von der FFG unterstützt.